In this paper, two anomaly correction methods are proposed which are based on Markov and Stide detection methods. Both methods consist of three steps: 1) Training, 2) Anomaly detection and 3) Anomaly Correction. In training step, the Morkov-based method constructs a transition matrix; Stide-based method makes a database by events with their frequency. In detection step, when the probability of transition from previous event to current event does not reach a predefined threshold, the morkov-based method detects an anomaly. While, if frequency of unmatched events exceeds from the threshold value, Stide-based method determined an anomaly. In the correction step, the methods check the defined constraints for each anomalous event to find source of anomaly and a suitable way to correct the anomalous event. Evaluation of the proposed methods are done using a total of 7000 data sets. The window size of corrector and the number of injected anomalies varied between 3 and 5, 1 and 7, respectively. The experiments have been done to measure the correction coverage rate for Markov-based and Stide-based methods which are on average 77.66% and 60.9%, respectively. Area consumptions in Makov-based and Stide-based methods are on average 415.48µm2and 239.61 µm2, respectively.

There is an increasing interest among real-time systemsarchitects for multi- and many-core accelerated platforms. Themain obstacle towards the adoption of such devices withinindustrial settings is related to the difficulties in tightly estimatingthe multiple interferences that may arise among the parallelcomponents of the system. This in particular concerns concurrentaccesses to shared memory and communication resources. Existingworst-case execution time analyses are extremely pessimistic,especially when adopted for systems composed of hundreds-to-thousandsof cores. This significantly limits the potential forthe adoption of these platforms in real-time systems. In thispaper, we study how the predictable execution model (PREM), amemory-aware approach to enable timing-predictability in real-timesystems, can be successfully adopted on multi- and many-coreheterogeneous platforms. Using a state-of-the-art multi-coreplatform as a testbed, we validate that it is possible to obtain anorder-of-magnitude improvement in the WCET bounds of parallelapplications, if data movements are adequately orchestrated inaccordance with PREM. We identify which system parametersmostly affect the tremendous performance opportunities offeredby this approach, both on average and in the worst case, movingthe first step towards predictable many-core systems.

With the continuous shrinking of technology size, chip temperature, and consequently the temperature-affected error vulnerability have been increased. To control these issues, some temperature and reliability constraints have been added, which has led to confined performance. This paper proposes a proactive approach using thermal throttling to guarantee the failure rate of running tasks while minimizing the corresponding response-times. The task’s jobs are executed according to the as soon as possible (ASAP) policy and the temperature of the processor is controlled based on the vulnerability factor of the running task. The optimality of the method in the case of first-come first-served (FCFS) task scheduling policy has also been proven. Simulation results reveal that the proposed method can reduce the job miss ratio and response-times, respectively, for at least 17% and 16% on the average.

Real-time operating systems play important roles indeveloping many of today’s embedded systems. Majority of theseembedded systems have intense interactions with the environmentthrough I/O devices, namely sensors and actuators. Interruptsare often used by the operating systems to handle these interactionsthrough executing the corresponding interrupt serviceroutines (ISRs). ISRs are usually executed non-preemptively atsome priorities higher than system tasks. Depending on theinterrupt frequency, this prioritization can result in problemslike unresponsiveness and unpredictability in the system, even forthe high priority tasks. This incurs a type of priority inversionwhich we call it ISR-task priority inversion (ITPI). This paperuses threaded interrupts and employs the priority inheritanceprotocol (PIP) to enforce each interrupt service thread (IST) tobe executed at its owner’s priority, causing less interference withhigher priority tasks. Two PIP-based approaches are proposedand implemented: 1) Static priority linked list, which uses PIPonly when a task starts; experimental results show that thisapproach can tolerate some simple forms of ITPI, and 2) Dynamicpriority bitmap, which employs PIP whenever a task needs anIST; experiments show that more complex forms of ITPI can betolerated with this approach. The almost extensive experimentalresults show that using the dynamic priority approach enhancesthe real-time system predictability compared to the commonapproaches.

Side Channel Analysis (SCA) are still harmfulthreats against security of embedded systems. Due to the fact thatevery kind of SCA attack or countermeasure against it needs to beimplemented before evaluation, a huge amount of time and costof this process is paid for providing high resolution measurementtools, calibrating them and also implementation of proposeddesign on ASIC or target platform. In this paper, we haveintroduced a novel simulation platform for evaluation of powerbased SCA attacks and countermeasures. We have used Synopsyspower analysis tools in order to simulate a processor and implementa successful Differential Power Analysis (DPA) attack on it.Then we focused on the simulation of a common countermeasureagainst DPA attacks called Random Delay Insertion (RDI). Wesimulated a resistant processor that uses this policy. In the nextstep we showed how the proposed framework can help to extractpower characteristics of the simulated processor and implementpower analysis based reverse engineering on it. We used thisapproach in order to detect DPA related assembly instructionsbeing executed on the processor and performed a DPA attack onthe RDI secured processor. Experiments were carried out on aPico-blaze simulated processor.

FPGA-based multiprocessors, referred as soft-multiprocessors, have an increasing use in embedded systems due to appealing SRAM features. More than 95% of such FPGAs are occupied by SRAM cells constructing the configuration bits. These SRAM cells are highly vulnerable to soft errors threatening the reliability of the system. This paper proposes a fault-tolerant method to detect and correct errors in the configuration bits. The main of this method is to analyze the scheduled task graph and select a subset of tasks to be replicated in multiple processors based on the utilization of the processors in different execution phases. To this end, 1) errors are detected by re-executing a subset of tasks in multiple processors and comparing their output; 2) errors are corrected by re-downloading the fault-free bitstream; 3) errors are recovered from correct checkpoints. To evaluate the proposed method, a FPGA containing four and eight processors running randomly generated task graphs is evaluated. The simulation results show that the performance overhead of the proposed method for four and eight processors is 20% and 15%, respectively. These values for lockstep method are about 90% and 45%, respectively. Moreover, the area overhead of the proposed method is zero.

Advent of digital microfluidic embedded biochips has revolutionized accomplishment of laboratory procedures. Digital microfluidic biochips provide general-purpose assay execution along with several advantages compared with traditional benchtop chemistry procedures; advantages of these modern devices encompass automation, miniaturization and lower costs. However these embedded systems are vulnerable to various types of faults which can adversely affect the integrity of assay execution outcome. This paper addresses fault tolerance of field-programmable pin-constrained digital microfluidic biochips from various aspects; evaluating effects of faulty mix modules, faulty Storage / Split / Detection (SSD) modules and faulty regions within routing paths. The simulation results show that in case of faulty mixing modules the operation times were retained however the 5 % advantage in routing times contributes to 1 % improvement of total bioassay execution time; considering overheads incurred by faulty mixing modules, the results show no overhead in operation times and 20 % overhead in routing times which in turn incur 2 % overhead on total bioassay execution time. In case of faulty SSD modules the operation time remains the same however as a result of 19 % advantage in routing times the total bioassay execution time shows 2 % improvement; regarding the overheads incurred by faulty SSD modules it is observed that despite the 4 % over-head in routing times there is no overhead with the total bioassay execution time.

Negative Bias Temperature Instability (NBTI) in CMOS devices is known as the major source of aging effect which is leading to performance and reliability degradation in modern processors. Instruction-cache (I-cache), which has a decisive role in performance and reliability of the processor, is one of the most prone modules to NBTI. Variations in duty cycle and long-time residency of data blocks in I-cache lines (stress condition) are the two major causes of NBTI acceleration. This paper proposes a novel I-cache management technique to minimize the aging effect in the I-cache SRAM cells. The proposed technique consists of a smart controller that monitors the cache lines behavior and distributes uniformly stress condition for each line. The simulation results show that the proposed technique reduces the NBTI effect in I-cache significantly as compared to normal operation. Moreover, the energy consumption and the performance overheads of the proposed technique are negligible.

For real-time embedded systems, energy consumption and reliability are two major design concerns. We consider the problem of minimizing the energy consumption of a set of periodic real-time applications when running on a multi-core system while satisfying given reliability targets. Multi-core platforms provide a good capability for task replication in order to achieve given reliability targets. However, careless task replication may lead to significant energy overhead. Therefore, to provide a given reliability level with a reduced energy overhead, the level of replication and also the voltage and frequency assigned to each task should be determined cautiously. The goal of this paper is to find the level of replication, voltage and frequency assignment, and core allocation for each task at design time, in order to achieve a given reliability level while minimizing the energy consumption. Also, at run-time, we find the tasks that have finished correctly and cancel the execution of their replicas to achieve even more energy saving. We evaluated the effectiveness of our scheme through extensive simulations. The results show that our scheme provides up to 50% (in average by 47%) energy saving while satisfying a broad range of reliability targets.

در این مقاله یک رویکرد بازشناسی چهره تحت شرایط گریم و آرایش مبتنی ‌بر الگوریتم کوانتیزه‌ساز فاز محلی (LPQ) و الگوریتم جستجوی‌ فراگیر ارائه شده است. LPQ برای استخراج ویژگی آماری فاز در پنجره‌هایی با اندازه‌های مختلف استفاده شده است. الگوریتم جستجوی‌فراگیر با بررسی تمام ترکیبات ممکن این پنجره‌ها، یک ترکیب با بیش‌ترین دقت بازشناسی را به عنوان ترکیب بهینه انتخاب می‌کند. در این پژوهش، گریم وآرایش نوعی محوی در تصویر در نظر گرفته شده و LPQ به دلیل استفاده از ویژگی آماری فاز تبدیل فوریه، در مقابل محوی موجود در تصاویر مقاومت نشان می‌دهد هم‌چنین استفاده از ‌پنجره‌هایی با اندازه‌های مختلف به جای استفاده از پنجره ثابت در مرحله استخراج ویژگی، باعث افزایش کارایی در روش پیشنهادی شده است. جهت بازشناسی، از دو معیار شباهت‌سنجی فاصله اقلیدسی و منهتن استفاده شده است. کارایی الگوریتم پیشنهادی با دو سری آزمایش بر روی دو پایگاه داده واقعی و ساختگی تغییر‌ چهره ارزیابی شده است. آزمایش اول با کاهش تعداد تصاویر گالری از سه به یک و آزمایش دوم با گریم‌های مختلف از هر شخص انجام گرفته است. در همه موارد نتایج پیاده‌سازی‌های انجام شده، برتری شیوه پیشنهادی را در مقایسه با چند الگوریتم مطرح موجود نشان می‌دهد.

سلول‌های سفید خون از اجزا مهم خون انسان هستند و شاخصی برای تشخیص برخی از بیماریها محسوب می‌شوند. قطعه‌ بندی سلول‌های سفید خون از روی تصاویر میکروسکوپی، گامی بسیار مهم در تجزیه و تحلیل دقیق اطلاعات مربوط به بیمارهای خون است. تمرکز ما در این مقاله بر روی قطعه بندی هسته ی سلول های سفید خون است. در روش پیشنهادی ما، برای قطعه بندی از ترکیبِ تجزیه فضاهای رنگ مختلف و خوشه بندی k-means استفاده شده است. برای ارزیابی روش قطعه‌ بندی پیشنهادی دو پایگاه داده از تصاویر میکروسکوپی خون مورد استفاده قرار گرفته و در نهایت عملکرد روش پیشنهادی با دو روش دیگر مقایسه شده است. در پایگاه داده اول دقتی برابر با 33/96 درصد و در پایگاه داده دوم نیز دقتی برابر با 84/95 درصد به‎دست آمده‌ است. نتایج به‌ دست آمده عملکرد بهتر روش پیشنهادی را در پایگاه‌های داده‌ی موجود نشان می‌دهد. همچنین نتایج به‌ دست آمده هم‌ تراز با نتایج پایگاه‌های داده‌ی است که در دسترس نبوده‌اند.

الگوریتم SIFT (Scale Invariant Features Transform)، به دلیل مقاومت در برابر چرخش، انتقال و تغییرات تصویر، کاربرد فراوانی در تطابق تصویر دارد. این الگوریتم داراي چالش‌هايي است: اول، مستقل از رنگ است. دوم، در فرايند مقایسه تصاویر، ممکن است یک نقطه از یک تصویر با چند نقطه از تصویر دیگر تطابق یابد. سوم، در بسیاری از موارد، تطابق بین تصاویر منتخب و پایگاه داده، با تطابق معکوس آن‌ها‌، متفاوت است. در این مقاله، یک سیستم بازیابی تصویر مبتنی بر محتوا برای تصاویر تکراری – جزئی ارائه مي‌شود كه چالش‌های ذکر شده را برطرف مي‌سازد. در اين روش، با استخراج ناحيه برجسته از تصوير، نواحي غيرضروري حذف مي‌شوند. سپس، ویژگی‌های SIFT از اين ناحيه استخراج مي‌شوند. برای هر نقطه کلیدی تعيين شده توسط SIFT، ویژگی رنگ آن نیز محاسبه می‌شود. در نهايت، با استفاده از يك الگوريتم تطابق بهبود يافته، شباهت بين تصاوير به‌دست مي‌آيد و نتايج با نزديك‌ترين شباهت بازيابي مي‌شوند. براساس معیار ارزیابی MAP، نتایج پياده‌ سازي روش پيشنهادي بر روی پایگاه داده‌های IPDID و INSTRE به ترتیب برابر است با 83% و 75%، که حاکی از کارایی مناسب روش پيشنهادي است.

سرویس‌های شبکه‌ اجتماعی مکان‌مبنا علیرغم کاربردهای فراوان، ممکن است حریم مکانی کاربران را به خطر بیندازند. یکی از امکاناتی که در این سرویس‌ها وجود دارد این است که کاربران، می‌توانند اطلاعات دلخواه خود را برچسب‌‌گذاری کنند. خطر، هنگامی ممکن است رخ ‌دهد که کاربران، اطلاعات هم‌مکانی خود با کاربران دیگر را اعلام می‌کنند. حتی در صورتی که اطلاعات مکان کاربر به صورت مبهم شده باشد، به کمک حمله استنتاج می‌توان حریم مکانی وی را از مقداری که به عنوان حریم مکانی کمینه خود انتخاب کرده است تنزل داد. ما در این تحقیق، روشی ارائه می‌کنیم که توسط آن، سرور مکان‌مبنا با تغییر مساحت و موقعیت محدوده مبهم شده مکان برخی کاربران، حریم مکانی همه کاربران را حفظ می‌کند.

در اين مقاله، قوی ترین الگوریتم کدگذاری متااسپلویت در معماری x86 مورد تحلیل و واکاوی قرار گرفته است. الگوریتم کدگذاری x86/shikata_ga_nai که یک الگوریتم چندچهره است، به عنوان قوی ترین الگوریتم کدگذاری در بین سایر الگوریتم های متااسپلویت در معماری x86 معرفی شده است. با تحلیل و واکاوی این الگوریتم به یک امضا دست یافتیم که بنابر نتایج آزمون های ذکر شده، دارای درصد دقت تشخیص کامل و با نرخ هشدار غلط بسیار پایین می باشد.

برای سیستم عامل آندروید به عنوان فراگیرترین سیستم عامل تلفن همراه، نرم افزارها و بدافزارهای زیادی توسعه داده شده اند. مدل امنیتی این سیستم عامل براساس مجوزها عمل می کند. ریسک امنیتی نرم افزارهای اندروید از طریق مجوزهایی که درخواست می کنند قابل اندازه گیری است. این ریسک می تواند در شناسایی یا اعلام هشدار در مورد استفاده از بدافزارها، مورد استفاده قرار گیرد. در این مقاله معیار جدیدی به منظور اندازه گیری ریسک امنیتی یک نرم افزار، در یک دستگاه تلفن همراه اندرویدی ارائه شده است. با استفاده از این معیار و تحلیل یک نرم افزار می توان قبل یا بعد از نصب، احتمال مخرب بودن آن را اندازه گرفت. آزمایش های صورت گرفته بر روی بدافزارهای شناخته شده، نشان دهنده کارایی معیار ارائه شده نسبت به معیارهای قبلی از نظر تخصیص ریسک امنیتی بالا به بدافزارهاست.

مساله راهرو با طول کمینه یا به عبارتی MLC (minimum length corridor)بر روی یک مستطیل که به اتاق‌های متعامد افراز شده است، تعریف می‌شود. مساله MLC به دنبال راهرویی با طول کمینه است. راهرو در واقع یک درخت است که حداقل یک نقطه از محیط هر اتاق را شامل باشد. حالت خاص این مساله، مساله‌MLC-R است که اتاق‌ها در آن مستطیلی هستند. مساله‌های MLC و MLC-R هر دو جزء دسته مسایل NP-Complete هستند و الگوریتم‌های تقریبی برای آنها ارایه شده است. ما در این مقاله بر روی یک مستطیل که به اتاق‌های مستطیلی افراز شده است، به دنبال راهرو با قطر کمینه هستیم. در یک درخت از بین فاصله‌های هر دو نقطه از درخت، فاصله‌ای که بیشترین مقدار را دارد، را قطر درخت می‌نامند. در این مقاله الگوریتمی دقیق و با زمان اجرای چندجمله‌ای برای یافتن راهرو با قطر کمینه بر روی محیط ورودی ارایه می‌کنیم.

امروزه سرویس های پیام رسان فوری (IM) امکان ارائه سرویس VoIP را روی تلفن های همراه به عنوان جایگزین تماس های تلفنی عادی فراهم می سازند. این سرویس ها که mVoIP نامیده می شوند، اپراتورهای تلفن را با این سوال مهم روبرو می سازند که آیا به اپراتورهای mVoIP اجازه اتصال به شبکه عمومی تلفن را بدهند یا نه؟ در این مقاله اثر متقابل تصمیمات اپراتور تلفن، اپراتور mVoIP و کاربران نهایی به شکل یک بازی پویای پیش رو-دنباله رو مدل شده و تعادل نش زیربازی کامل (SPNE) آن به دست می آید. SPNE به دست آمده نشان دهنده بهترین تصمیم اپراتور تلفن در خصوص اتصال و یا عدم اتصال به اپراتور mVoIP و بهترین استراتژی قیمت گذاری آن در مقابل اپراتور mVoIP و کاربران نهایی است. در نهایت نشان خواهیم داد که در شرایط خاص، اپراتور تلفن می تواند سود کل خود را با برقراری اتصال با اپراتور mVoIP و اتخاذ استراتژی قیمت‌گذاری مناسب که در این مقاله پیشنهاد می شود، افزایش دهد.

امروزه توسعه اینترنت اشیا موجب ایجاد شبکه‌هایی پیچیده‌تر شده است که راحت‌تر شدن ارتباط کاربر با اشایا و درنتیجه استفاده مناسب‌تر و بهینه از آنها را به دنبال دارد. اما از طرفی پیچیده شدن شبکه و افزایش تعداد اشیا متصل به آن، موجب افزایش داده و به وجود آمدن داده‌های عظیم می‌شود. ما در اینجا قصد داریم راهکاری برای انتقال و پردازش این داده‌ها ارائه کنیم. از جمله چالش‌های موجود، توان مصرفی است. برای حل این مشکل ساختاری درختی و مبتنی بر روش برنامه نویسی پویا ارائه می‌کنیم که در آن هر گره شامل یک پردازنده با توان مصرفی پایین است. در این ساختار اشیا و کاربران از طریق گره‌های برگ، که به آنها میکرو وب سرور می‌گوییم، به شبکه متصل می‌شوند. بنابراین تمرکز اصلی خود را روی پیاده‌سازی سخت‌افزاری و نرم‌افزاری میکرو وب سرورها می‌گذاریم که بخش اصلی ساختار را تشکیل می‌دهند. برای پیاده‌سازی نرم‌افزاری این بخش از Net Micro Framework استفاده کرده‌ایم. این ابزار با فراهم کردن توابع و کتابخانه‌های آماده موجب راحتتر شادن برنامه‌نویسی سخت‌افزار می‌شود که یکی از ملزومات توسعه اینترنت اشیا و پردازش فراگیر می‌باشد. همچنین با توجه به اهمیت پایین بودن توان مصرفی و هزینه‌ها در اینترنت اشیا، در ساختار ما نیز هر گره پایانه شامل یک سخت‌افزار ارزان‌ قیمت با توان مصرفی پایین می‌باشد.

Stability, which is heavily dependent on the controllerdelays, is the main measure of performance in embeddedcontrol systems. With the increased demand for resources insuch systems, energy consumption has been converted to animportant issue, especially in systems with limited energy sourceslike batteries. Accordingly, in addition to the traditional temporalrequirements in these systems, stability and economic energyusage are further demands for the design of embedded controlsystems. For the latter demand, dynamic voltage and frequencyscaling (DVFS) is too usual, however, as this technique increasesthe controller delay and jitter, it may negatively impact thesystem stability. This paper addresses the problem of controltask priority assignment as well as task-specific processor voltage/frequency assignment such that the stability be guaranteedand the energy consumption be reduced. The proposed ideaconsiders the task execution-time variability and increases theprocessor frequency only when the task execution-time exceedssome threshold. Experimental results show energy-efficiency ofthe proposed method for embedded control systems.

با افزایش روزافزون استفاده کاربران از موتورهای جستجو، ترافیک این سایت ها افزایش چشمگیری یافته و این امر باعث شده است تا زمان پاسخگویی به درخواست کاربران، میزان مصرف پهنای باند و بار کاری سرورهای آنها به صورت قابل توجهی افزایش پیدا کند. ایده‌ ی رایج استفاده از تکنیک حافظه نهان برای ذخیره‌سازی پرس‌ و جوهای کاربران و نتایج جستجو می‌باشد که همة مشکلات فوق را به مقدار زیادی تسکین می‌بخشد. حافظه نهان حافظه‌ای سریع ولی با اندازة محدود به حساب می‌آید، بنابراین باید به گونه‌ای طراحی شود تا میزان موفقیت آن بیشتر گردد. یکی از تصمیمات کلیدی در حافظه نهان طراحی الگوریتم های جایگزینی مناسب است، بدین معنی که هنگام پر شدن حافظه نهان، کدامیک از نتایج قدیمی برای جایگزینی نتایج جدید دور ریخته شوند. در این مقاله، یک الگوریتم جایگزینی چندسطحی پیشنهاد می‌شود که بسته به دفعات تکرار پرس و جوها سیاست متفاوتی را برای جایگزینی در مورد آنها اعمال می‌کند. نتایج شبیه سازی نشان می‌دهد که الگوریتم مادر حدود 5 درصد نرخ برخورد بهتری را نسبت به رقبای خود به ارمغان می‌آورد.