انجمن کامپیوتر ایران

در این مقاله یک فلیپ فلاپ راه اندازی شونده با پالس خارجی ارائه شده است که با استفاده از کاهش ترانزیستورهای سری و بهره گیری از مدار المان C توان مصرفی و تاخیر مدار بهبود یافته است. در این مدار کاهش ترانزیستورهای سری به کاهش سایز ترانزیستورها و در نتیجه کم کردن مساحت مدار نیز کمک می¬کند. این مدار با 3 مدار دیگر مقایسه شده است که شبیه سازی با استفاده از نرم افزار HSpice و در تکنولوژی 65 نانومتر نشان می¬دهد که فلیپ فلاپ پیشنهادی، تاخیر و توان مصرفی کمتری در مقایسه با فلیپ فلاپ¬های قبلی دارد. نتایج شبیه سازی بیانگر این است که توان مصرفی این مدار در مقایسه با سایر مدارها بین 4 تا 59 درصد کاهش یافته است و تاخیر مدار تا حدود 5/17 درصد کم شده است.