انجمن کامپیوتر ایران

شبکه روی تراشه به عنوان راه حلی کارآمد و مؤثر برای حذف گذرگاه‌ها و ایجاد یک بستر مناسب برای ارتباط بین پردازنده‌ها معرفی شده است. با کاهش ابعاد ترانزیستورها و افزایش پیچیدگی مدارها، تراشه‌های سه بعدی به عنوان یک راه حل برای طراحی مدارها ارائه شده‌اند. از طرف دیگر این کاهش ابعاد ترانزیستور، احتمال بروز اشکال در تراشه ها را افزایش می‌دهد. بنابراین تحمل پذیری اشکال یکی از مهم ترین چالش‌های موجود در طراحی مدارهای دیجیتال است. در این مقاله یک الگوریتم مسیریابی (SM) با هدف افزایش تحمل‌پذیری اشکال در اتصالات شبکه بویژه اتصالات عمودی شبکه روی تراشه سه بعدی پیشنهاد شده است. مسیریابی ارائه شده با استفاده از یک جدول مسیریابی درون لایه‌ای و دو جدول اشکال اتصالات میان لایه ای (TSV) و اتصالات درون لایه‌ای بهبود قابل توجهی در پارامترهای تأخیر، قابلیت اطمینان و گذردهی شبکه در ازای افزایش ناچیز میزان حافظه اشکال شده در هر راهگزین بوجود آورده است. نتایج شبیه‌سازی‌ها بر روی یک شبکه مش سه بعدی با ابعاد 7×7×7 نشان می‌دهد که با تزریق اشکال در 12% اتصالات شبکه، برای ترافیک واقعی و ترافیک ساختگی تأخیر شبکه به طور میانگین به ترتیب 67/42% و با 61/46% کاهش می‌یابد و قابلیت اطمینان شبکه نیز به‌طور میانگین به میزان 9/16% بهبود یافته است.