مشاهده مشخصات مقاله
ارزیابی و کاهش خطای SDC در شبکه‌های روی تراشه
|
نویسنده (ها) |
|
|
مربوط به کنفرانس |
بیست و سومین کنفرانس ملی سالانه انجمن کامپیوتر ایران |
|
چکیده |
این مقاله روشی برای مقاوم کردن شبکه روی تراشه در برابر خرابی آرام داده (SDC) ارائه می‌کند. برای اعمال این روش 3 مرحله وجود دارد: 1) ارزیابی خطای SDC برای شبکه روی تراشه معمولی و شناسایی خطاهای مخرب SDC 2) ارائه روشی برای کاهش و مقابله با خطاهای SDC، 3) ارزیابی کارایی روش ارائه شده بر اساس چندین آزمایش تزریق اشکال مبتنی بر شبیه‌سازی. در این روش برای کشف خطا از دوگانه سازی ثبات‌هایی که طی آزمایشات مشخص شد، که از حساسیت زیادی برخوردارند و xor کردن آن‌ها با ثبات کنترلی checksum استفاده می¬شود. در مجموع 10000 خطای نرم به بخش‌های ترکیبی و ترتیبی کد VHDL شبکه روی تراشه معمولی تزریق می‌شود. نتایج نشان می‌دهد که % 12/31 از اشکالات SET در بخش‌های ترکیبی و % 47/34 از اشکالات SEU در بخش‌های ترتیبی در شبکه منجر به خرابی SDC می‌شوند. نتایج ارزیابی شبکه مقاوم شده، نشان می‌دهد که نرخ خرابی در بخش‌های ترکیبی و ترتیبی به ترتیب % 90/20 و % 80/13 رسیده است. سربار سخت‌افزار روش مطرح شده برای بخش‌های ترکیبی و ترتیبی به ترتیب % 66/0 و % 95/5 است. توان مصرفی بخش‌های ترکیبی و ترتیبی به‌ترتیب % 50/2 و % 75/8 افزایش یافته است. |
|
قیمت |
-
برای اعضای سایت : ۱٠٠,٠٠٠ ریال
-
برای دانشجویان عضو انجمن : ۲٠,٠٠٠ ریال
-
برای اعضای عادی انجمن : ۴٠,٠٠٠ ریال
|
خرید مقاله
|
|
.gif){kind=icon}