مشاهده مشخصات مقاله
یک روش سریع به منظور کاهش اثرات سالمندی در مدارهای دیجیتال با استفاده از بازسنتز منطقی
|
نویسنده (ها) |
-
سید میلاد ابراهیمی پور
-
بهنام قوامی
-
محسن راجی
|
|
مربوط به کنفرانس |
بیست و سومین کنفرانس ملی سالانه انجمن کامپیوتر ایران |
|
چکیده |
با پیشرفت تکنولوژی و کاهش ابعاد ترانزیستورها، چالش‌های جدیدی در حوزه قابلیت اطمینان تراشه‌های دیجیتال بوجود آمده است. از جمله این چالش‌ها می‌توان به سالمندی ترانزیستورها اشاره کرد که باعث کاهش کارآیی و تخریب عملکرد مدار می‌شود. تاکنون روش‌های مختلفی با استفاده از تکنیک بازسنتز منطقی به منظور کاهش اثرات سالمندی در یک مدار ارائه شده است. اما مشکل اصلی این روش ها طولانی بودن زمان اجرا و غیر قابل اعمال بودن آن‌ها برای مدارهای مقیاس بزرگ می‌باشد. در این مقاله، یک روش بازسنتز منطقی مبتنی بر بخش‌بندی به منظور کاهش تنزل کارآیی ناشی از سالمندی در یک مدار دیجیتال ارائه شده که به طور موثری زمان اجرای فرآیند بهینه‌سازی را کاهش می‌دهد. در روش پیشنهادی، مدار با استفاده از ساختارهای مخروطی به مجموعه ای از زیرمدارهای کوچکتر بخش‌بندی می‌شود. سپس این زیرمدارها سطح بندی شده و زیرمجموعه‌ای از موثرترین زیرمدارها به منظور بهینه‌سازی انتخاب شده و تکنیک بازسنتز منطقی بر روی هر زیر مدار اعمال می‌شود که باعث کاهش فضای جستجو و کاهش زما اجرای الگوریتم می‌شود. نتایج حاصل از شبیه‌سازی نشان می‌دهد که روش پیشنهادی با سربار مساحت 2/3% تنزل کارآیی ناشی از سالمندی را حدود 9/12% بهبود داده است. همچنین زمان اجرای روش پیشنهادی در مقایسه با روش همسان‌سازی مسیرها، حدود 11 برابر سریع‌تر است. |
|
قیمت |
-
برای اعضای سایت : ۱٠٠,٠٠٠ ریال
-
برای دانشجویان عضو انجمن : ۲٠,٠٠٠ ریال
-
برای اعضای عادی انجمن : ۴٠,٠٠٠ ریال
|
خرید مقاله
|
|
.gif){kind=icon}