مشاهده مشخصات مقاله
بهینه‌سازی مصرف توان در لچ مقاوم به خطاهای چند رخدادی گذرا
|
نویسنده (ها) |
-
علی زارعی
-
امیر رجب‌زاده
-
غلامرضا کریمی
|
|
مربوط به کنفرانس |
نوزدهمین کنفرانس ملی سالانه انجمن کامپیوتر ایران |
|
چکیده |
در این مقاله سعی شده است با استفاده از روش‌های کاهش توان در لایه ترانزیستور لچی طراحی گردد که علاوه بر مقاومت در برابر خطا به لحاظ مصرف توان در سطح بسیار مطلوبی باشد و به همین جهت از آن می‌توان برای طراحی سیستم ها با کاربرد بحرانی استفاده کرد. امروزه افزایش فرکانس کاری مدارات و استفاده از افزونگی جهت مقاوم‌سازی آنها در برابر خطا سبب شده است توان مصرفی مدارات به شدت افزایش یابد. این مقاله با استفاده از روشی موسوم به بایاس انطباقی بدنه (Adaptive body bias) سعی در کاهش موثر توان لچ کرده است به گونه ای که آنرا برای استفاده در سیستم‌های با توان پایین مهیا ساخته است. بکارگیری پنج عنصر C-Element در لچ مذکور، آنرا در برابر واژگونی بیت نه فقط برای رخداد خطا در یک نقطه بلکه در چند نقطه مقاوم سازی کرده است. لچ طراحی شده با استفاده از نرم افزار Hspice و با تکنولوژی nm90 ارزیابی شده است. مصرف توان لچ ارائه شده نسبت به لچ بدون افزونگی 153% سربار دارد هرچند که با اعمال روش کاهش توان، افزونگی سربار آن را تا 106% کاهش داده‌ایم. این بدین معناست که لچ طراحی شده با حضور افزونگی مصرف توانی برابر با uW93/1 داشته که در مقایسه با مقدار مصرف توان، بدون اعمال روش‌های کاهش توان 42% کاهش نشان می‌دهد. تمام اینها در شرایطی حاصل شده است که مدار لچ در برابر خطاهای تک رخدادی و چند رخدادی گذرا 100% پوشش را نشان می‌دهد. |
|
قیمت |
-
برای اعضای سایت : ۱٠٠,٠٠٠ ریال
-
برای دانشجویان عضو انجمن : ۲٠,٠٠٠ ریال
-
برای اعضای عادی انجمن : ۴٠,٠٠٠ ریال
|
خرید مقاله
|
|
.gif){kind=icon}